Preguntas con etiqueta 'vivado'

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¿Es posible ver cuánta lógica utiliza un núcleo de IP?

¿Es posible ver cuánta lógica utiliza un núcleo de IP en Vivado? Acabo de descubrir que una de mis variables podría crear un mux gigante. Quiero saber cuánta lógica usa este mux, para poder documentarlo de alguna manera.     
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inicialización de la estructura del systemverilog con default = '1

¿Puede alguien arrojar luz sobre lo que debe hacer este código SystemVerilog: typedef struct { logic [15:0] a; logic [15:0] b; logic [15:0] c; } my_struct; localparam my_struct s = '{default:'1, c:0}; ¿Esto es legal? No puedo entender l...
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¿Cómo sabe AXI-Interconnect dónde encaminar los datos?

Estoy interesado en saber dónde entran exactamente en juego las Direcciones (BASE_ADDR) establecidas en el "Editor de Direcciones" de un Diseño de Bloque Vivado en la Parte FPGA. Tengo varios bloques con AXI-Lite conectados a un Zynq a través de...
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vhdl salida extraña parpadeando en el banco de pruebas

soy nuevo en vhdl y fpga. Actualmente estoy trabajando con una placa basys3 programada en vhdl usando vivado. Hice un dencoder de 3 (binario) a 8 (decimal) con un bucle for. Mi banco de pruebas también está con un bucle for. Lo que ahora noto es...
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Contador de pulsos de tacómetro VHDL / FPGA

Estoy intentando implementar una interfaz de tacómetro que acepte pulsos digitales como entrada. Simplemente cuento clk arcos ascendentes (50Mhz) entre cada borde ascendente de los pulsos de tacómetro (1Mhz). He encontrado ejemplos en la web que...
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Generar sentencia if-for

¿Podemos declarar Generar declaración if-for? module prac#(parameter m=3) (input x, input[2:0]a,b,output[2:0]c); wire [2:0]f[0:3]; genvar i; generate if(!x) begin : d2 for(i=0;i<=m;i=i+1) begin:dd assign f[i]=(a & b); end end e...
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¿Es sintetizable $ realtobits?

He estado tratando de averiguar por qué mi programa verilog no funciona durante horas. Para probarlo, simplemente agregué algunas constantes como entradas a mi módulo y estoy usando el analizador lógico integrado para verificar las salidas. Por...
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Artix 7 Bloquear la ejemplificación de RAM en Vivado 2015.2

Ok, estoy tratando de crear una instanciación de Bloqueo de RAM en un verdadero tipo de puerto dual. He utilizado el catálogo de IP y el generador de memoria de bloque en Vivado, que me ha dado un archivo gigante que ahora necesito para desglosa...
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¿Cómo puedo asignar una entrada de std_logic_vector de 256 bits?

Me di cuenta de un algoritmo AES-256 que cifra un std_logic_vector de 128 bits (plain_text) con un std_logic_vector de 256 bits (master_key). Hice un banco de pruebas para verificar el comportamiento del proceso de encriptación, y ahora me gusta...
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Cómo implementar el asistente de reloj en el Proyecto Vivado

Estoy usando Vivado (2017.4) y he estado tratando de experimentar con el asistente de Clocking IP. Entiendo cómo crear una nueva IP, pero no estoy seguro de qué hacer con el archivo HDL que genera. He visto muchos tutoriales y todos parecen tene...