Cómo implementar el asistente de reloj en el Proyecto Vivado

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Estoy usando Vivado (2017.4) y he estado tratando de experimentar con el asistente de Clocking IP. Entiendo cómo crear una nueva IP, pero no estoy seguro de qué hacer con el archivo HDL que genera. He visto muchos tutoriales y todos parecen tener diferentes métodos para incorporar la nueva velocidad de reloj en su proyecto.

¿Alguien sabe de una manera estándar de usar el código generado por el Clocking Wizard en su proyecto? Estoy familiarizado con Verilog y VHDL, por lo que cualquier consejo sería útil.

    
pregunta jjsanders

2 respuestas

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En el archivo HDL generado para el asistente de reloj, vería la declaración de entidad para el asistente.

Por ejemplo:

entity clk_wiz_0
     port (
      clk_in1 : in std_logic,
      clk_out1: out std_logic
     );
end clk_wiz_0;

Por lo tanto, en su código, puede crear una instancia del asistente de reloj como un componente.

Ejemplo:

component clk_wiz_0
     port map (
      clk_in1 => your_input_clk_signal,
      clk_out1 => your_output_clk_signal
     );
end component;

Si bien este es un método, también puede crear una instancia de IP en un diagrama de bloques y conectar las señales de entrada / salida de su asistente en el mismo diagrama de bloques. Una vez hecho esto, puede dejar que Vivado genere los productos de salida (archivos VHDL / Verilog para el diagrama de bloques) y crear el archivo de envoltura / nivel superior para usted.

Espero que esto ayude

    
respondido por el Dimple
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Por lo general, solo hay un módulo de nivel superior que tendrá pines como reloj de entrada, salida de reloj, reinicio, etc. Solo tiene que crear una instancia de esto en su código en algún lugar y conectar las entradas y salidas de manera adecuada. Consulte el manual del núcleo IP para obtener una descripción de los pines. También puede haber una plantilla de creación de instancias que puede copiar y pegar.

    
respondido por el alex.forencich

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