Preguntas con etiqueta 'vivado'

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Concatenación en el mapeo de puertos

Usando Vivado 2015.2, VHDL. Recibí una advertencia "[Synth 8-1565] real para el puerto formal b no es un nombre estático ni una expresión estática global" ADD1: Adder_32_33 PORT MAP ( A => a1, B => a1&"0", -- warning here CLK => c...
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Linux en un FPGA Xilinx sin EDK

Me disculpo si esto parece una pregunta tonta, pero ¿es posible obtener un FPGA Xilinx (específicamente, el Artix-7 35T) para ejecutar Linux sin el uso del EDK de Xilinx? He encontrado algunos tutoriales como éste pero parecen para requerir el...
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Cómo definir una ruta falsa usando entidades de diseño

Estoy tratando de hacer un análisis de tiempo en un diseño que escribí en VHDL. El diseño se ve así: Ylosmuxsoloseactivandemaneraquelarutasea:en->circuito1->circuito2->fueraen->circuito2->circuit3->fuera¿Hayunamanerade'decirle...
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Vivado: configuración de restricciones para la interfaz SPI con reloj común

He estado usando Vivado 2018 para un diseño a nivel de sistema y tengo problemas con la programación de la interfaz SPI. A continuación se muestra un diagrama de bloques de mi sistema. El Artix-7 FPGA (en la placa base) envía una interf...
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matrices de Zedboard 512x512,% problema de utilización

Mi objetivo es leer siete matrices flotantes de 512X512 desde la tarjeta SD a la memoria DDR (paso ya realizado con cada matriz que ocupa alrededor de 1Mb), luego pasarlas de DDR a mi bloque IP personalizado (estoy haciendo esta transición con B...
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Señales que no se muestran en la simulación de Vivado

Tengo el código Verilog y la simulación a continuación donde quiero ver las señales y comparar los relojes para cada uno de ellos. 'timescale 1ns / 1ps module dff(clk, D, rst, Q); input clk, D, rst; output Q; reg Q; always @ (posedge clk...
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No puedo obtener una salida significativa de un circuito en el ejercicio 2.7 de Thomas & Moorby

Estoy trabajando en los ejercicios en "El lenguaje de descripción de hardware de Verilog" para aprender Verilog. Actualmente estoy atascado en el ejercicio 2.7, y como no pude encontrar nada en la web al respecto, pensé que preferiría preguntar...
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¿Cómo restringir correctamente phy de ethernet?

Estoy tratando de usar el ethernet PHY en mi Nexys4-DDR. El manual para el phy da las siguientes restricciones de tiempo para los puertos RMII. Me estoy confundiendo en cuanto a cuáles son exactamente las restricciones para esto en mi a...
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Vivado Webpack VS Design Edition

Ahora mismo estoy usando la edición de diseño Vivado que obtuve de forma gratuita con mi basgy 3 FPGA diligente. Actualmente estoy buscando actualizar mi tarjeta a Nexys Video, que tiene muchas más funciones. enlace En su sitio dice "Las li...
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Xilinx IP para retrasar datos

Estoy trabajando en un diseño de bloque para calcular la coordenada en el conjunto complejo representado por un píxel. Dado un valor de píxel de x e y, el tamaño del paso y el inicio de x y el inicio de y necesito calcular una coordenada en el p...