Cómo definir una ruta falsa usando entidades de diseño

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Estoy tratando de hacer un análisis de tiempo en un diseño que escribí en VHDL. El diseño se ve así: Ylosmuxsoloseactivandemaneraquelarutasea:

en->circuito1->circuito2->fuera

en->circuito2->circuit3->fuera

¿Hayunamanerade'decirle'estoaVivadoparaqueeltiempoylaimplementaciónlotenganencuentaaldeterminarsicumploconlasrestriccionesdetiempo?

Supongoqueestosehará"estableciendo una ruta falsa". Pero no estoy seguro de cómo elegir exactamente "a través de" este camino, ya que después de la sintetización, "vivado" se une a estas entidades (estoy usando la configuración "reconstruida" durante la síntesis).

Tengo los circuitos en entidades separadas, por lo que me pregunto si hay una manera de usar la restricción 'establecer ruta de acceso falsa' a través de las entidades de diseño vhdl.

Saludos cordiales,

Michael

    
pregunta Michael Fivez

1 respuesta

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Si los términos de control de mux son comunes, esperaría que la herramienta de síntesis solo analice las rutas activas. Primero debes verificar esto (mira el informe de tiempo y ve cuál es la ruta crítica).

Es posible que pueda reordenar su lógica para que el problema no exista. Me pregunto si esto también podría simplificar las optimizaciones (quizás).

Si realmente lo necesitas, es posible realizar una ruta falsa, de entrada a salida, y establecer_min_delay de entrada a y, y de x a salida. Sin embargo, el camino falso nunca es la mejor respuesta, nunca sabrás que lo hiciste bien (y sabrás si lo hiciste mal).

    
respondido por el Sean Houlihane

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