Creé mi propio reloj, ya que necesito un reloj de 2Mhz y el IP del generador del reloj no me deja pasar por debajo de los 6Mhz. Creé un módulo divisor de reloj.
module clock_divider#(parameter HALF_CYCLE_COUNT = 128, COUNT_BITS = 8)
(
inpu...
Estoy intentando implementar un cierre simple en un ZedBoard a través de Vivado.
begin
process(D,Enable) begin
if(Enable = '1') then
Q <= D;
Qbar <= not(D);
end if;
end process;
Estoy usando la E / S del usuario e...
Estoy trabajando en un proyecto para la escuela que incluirá una entrada de un botón pulsador o dispositivo relacionado. Tenemos solo unos pocos tableros Spartan disponibles, pero tenemos acceso a Xlinx Vivado para simular un FPGA en su lugar. E...
Al simular, obtengo un error de tiempo de ejecución, así que estoy tratando de ejecutar un análisis RTL en Vivado para ver si se puede crear al menos el esquema del componente. El código es el siguiente
library IEEE;
use IEEE.std_logic_1164.al...
Estoy tratando de usar algunas de las bibliotecas de vivado integradas para generar dos relojes. Nunca he usado ninguna de las funciones incorporadas antes.
wire clkfb;
wire clk_324p;
wire clk_324n;
wire clk_200p;
wire clk_200n;
MMCME2_BASE#
(...
después de la síntesis en xilinx vivado, recibo la ADVERTENCIA:
[Synth 8-5788] El registro next_state_reg en el módulo example_code se establece y se reinicia con la misma prioridad. Esto puede causar desajustes de simulación. Considere re...
Aprendí Java el año pasado y comencé a aprender VHDL y la implementación en BASYS3 este año. Solo trato de mostrar los números en el segmento siete comenzando desde 0 y cada vez que se presiona un botón, el número aumentará. Estoy familiarizado...
Estoy intentando depurar mi proyecto VHDL en Vivado 2014.03 en un KC705 .
Mi proyecto consta de varios módulos VHDL implementados como núcleos IP personalizados, que están conectados en un diseño de bloque.
Seleccioné mark debug en...
Tengo dos preguntas.
En primer lugar, estoy tratando de hacer un contador de 4 bits en Vivado 2014.3. Me he dado cuenta de que cuando intenté simular el código VHDL, las opciones "Ejecutar simulación funcional posterior a la síntesis" y "Ejec...
Soy un novato en Vivado y estoy tratando de escribir un banco de pruebas para hacer una simulación. Estoy tratando de hacer el banco de pruebas para este componente.
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_UNSIGNED.AL...