Estoy utilizando el software Vivado 2016.2 y el tablero Basys3 para crear un instrumento musical básico. He producido las notas do (SW1), re (SW2), mi (SW3), fa (SW4), entonces (SW5), la (SW6), ti (SW7) y cada una de ellas se escucha cuando se g...
Utilizando Vivado 2017.4, estoy tratando de usar una señal de reloj generada por el Asistente de Clocking IP. Copié la instanciación y el bloque de código de componente de la plantilla de Creación de instancias, pero recibo algunos errores relac...
Empecé a jugar con el software EDA y me he quedado atascado en cómo importar el plan de E / S de Vivado a Eagle. Sé cómo exportar archivos IBIS / CSV / ... desde Vivado, pero estoy atascado en cómo transformar este archivo en la biblioteca Eagle...
Esta pregunta puede sonar muy simple, pero el código que escribí para un sumador de pantalla de siete segmentos con pulsadores en VHDL demora tanto en generar un flujo de bits. Reinicié y volví a intentarlo varias veces, pero ya han pasado aprox...
Tengo una señal de estado de salida, que solo se necesita para la simulación. Pero a Vivado 2017.2 no le gusta que no esté físicamente conectado (sin restricciones):
[DRC UCIO-1] Puerto lógico no restringido: los puertos lógicos no tienen...
Quiero inicializar un Bram con un archivo .mat externo. Pero después de algunas búsquedas, encontré que el formato admitido es * .mem, * .mif y * .coe. Entonces, ¿tiene alguna idea de cómo convertir este archivo a uno de los formatos compatibles...
Al integrar IP en Vivado, aparentemente algunos archivos se están copiando en un directorio ip_user_files/ipstatic . Si dos IPs tienen el mismo nombre de archivo, solo se coloca una, y luego veo los errores causados por una IP compilada co...
He restablecido el sincronizador en mi bloque superior (archivo adjunto).
En mi proyecto tengo bloques que obtienen 125_clk, y otros 250_clk.
Además, tengo el bloque srstn_sm, cuya salida se ingresa para la entrada srstn de muchos bloques (archi...
Estoy trabajando en BASYS3 y usando Vivado. Tengo una señal de 3 MHz y tengo que acercarme a 190 MHz. BASYS3 puede aumentar la frecuencia 64 veces; sin embargo, mi problema es que BASYS3 toma al menos 10 MHz como una frecuencia de entrada DCM, p...
Ahora tengo un problema con la importación de VHDL generado por Matlab a FPGA. Todos los filtros que generé, me dan la misma imagen en SpectrumAnalyzer: buen ruido blanco.
Supongo que configuré los parámetros de cuantificación incorrectos o los...