Digital Clock Manager en FPGA - Problema de límites

Question

Digital Clock Manager en FPGA - Problema de límites

#1 de Dave Tweed (0 votos)

0

Estoy trabajando en BASYS3 y usando Vivado. Tengo una señal de 3 MHz y tengo que acercarme a 190 MHz. BASYS3 puede aumentar la frecuencia 64 veces; sin embargo, mi problema es que BASYS3 toma al menos 10 MHz como una frecuencia de entrada DCM, por lo que 3 no es suficiente. ¿Hay algo que pueda hacer para resolver este problema?

fpga vivado

pregunta Efe Demirok

1 respuesta

Lea otras preguntas en las etiquetas fpga vivado

KVL a través de la fuente actual Cambio de fase para balun

score 0 · Answer 1

0

Cuando no puede cumplir con los requisitos de los PLL internos, debe utilizar circuitos externos. Como mínimo, necesita un VCO externo o VCXO, y un filtro para conducirlo. El divisor (es) y el detector de fase se pueden implementar como lógica dentro del FPGA.

respondido por el Dave Tweed

Digital Clock Manager en FPGA - Problema de límites

Publicaciones recientes del blog

1 respuesta