Tengo problemas con la sintaxis de mi archivo de restricciones al utilizar un Zedboard Zynq-7000 en Xilinx Vivado. Intentar escribir el flujo de bits es lanzar errores de implementación y síntesis que parecen ser sintácticos, pero la sintaxis que lanza la bandera es exactamente la misma que otra sintaxis que NO lanza una bandera.
He solucionado problemas durante horas y ahora espero subcontratar a todas las mentes brillantes de stackexchange.
¿Qué está pasando aquí?
Los errores de implementación (igual para los errores de síntesis) son: [Common 17-55] 'set_property' espera al menos un objeto. ["verilog / Lab7 / Lab7.srcs / constrs_1 / new / lab 7 conditions.xdc": 3]
[Common 17-55] 'set_property' espera al menos un objeto. ["Vivado / verilog / Lab7 / Lab7.srcs / constrs_1 / new / lab 7 conditions.xdc": 16]
[Common 17-55] 'set_property' espera al menos un objeto. ["/Vivado/verilog/Lab7/Lab7.srcs/constrs_1/new/lab 7 conditions.xdc": 17]
[Common 17-55] 'set_property' espera al menos un objeto. ["/Vivado/verilog/Lab7/Lab7.srcs/constrs_1/new/lab 7 conditions.xdc": 18]
[Common 17-55] 'set_property' espera al menos un objeto. ["/Vivado/verilog/Lab7/Lab7.srcs/constrs_1/new/lab 7 conditions.xdc": 19]
Diseño de lugar [DRC 23-20] Infracción de la regla (BIVC-1) Estándar de IO del banco Vcc - Conflictos de voltaje Vcc en el banco 35. Por ejemplo, los siguientes dos puertos en este banco tienen VCCO en conflicto:
CDin [0] (LVCMOS18, que requiere VCCO = 1.800) y CM [0] (LVCMOS33, que requiere VCCO = 3.300) [Vivado_Tcl 4-23] Error (s) encontrado durante el DRC. Placer no se ejecuta.
Y mi archivo de restricciones está escrito como tal:
¡Muchas gracias por la ayuda que ustedes pueden brindar!