He escrito un FIFO parametrizado para su reutilización. Como quiero usar el FIFO en varios lugares, agregué varias señales de salida para el estado de relleno, como full
, empty
, almostFull
y almostEmpty
.
Sin embargo, a veces no se utilizan todas las señales de salida, lo que genera advertencias sobre las señales no utilizadas y que se eliminará la lógica asociada. Estas advertencias abarrotan el panel de mensajes.
Pregunta
¿Cuál es la forma correcta de diseñar un módulo genérico como un FIFO, y evitar ¿Advertencias sobre puertos no utilizados (al usar interfaces para la conexión)?
Preguntas relacionadas:
No creo que enlace sea el camino a seguir, ya que estoy feliz de que la herramienta de síntesis lo extraiga , Simplemente no quiero una advertencia para eliminación de código muerto .
Aunque ¿Cómo eliminar esta advertencia en Verilog? parece estar relacionado, no ayuda, ya que puedo ' Simplemente elimine la lógica / cables ofensivos, ya que pueden ser utilizados por otras instancias del código.