Esta podría ser una pregunta difícil de entender. Estoy tratando de entender un netlist de verilog para un sumador de 1 bit y hacer un esquema de él. Pero como soy muy nuevo en Verilog, puedo entender algunos comandos básicos. Preferí leyendo e...
Tengo un gran circuito combinacional con un gran retraso. Me gusta dividir este diseño (basado en el retardo) en partes más pequeñas y, más tarde, convertirlo en un circuito canalizado secuencial. ¿Alguna de las herramientas existentes, como Com...
Tengo un diseño que se basa en gran medida en la memoria RAM interna de doble puerto que se encuentra en el FPGA y quiero aprovechar el hecho de que el blockram puede tener valores iniciales de encendido para poblar toda esta memoria con datos a...
¿Es posible guardar salidas de diferentes pasos de síntesis en Design Compiler y cargarlas más tarde? Por ejemplo, ¿es posible hacer analyze , guardar la salida de eso, y usar la salida guardada durante la próxima sesión para ahorrar algo...
Estoy tratando de sintetizar alrededor de 3000 módulos diferentes. Los códigos de verilog para estos se generaron utilizando un código de python.
¿Es posible automatizar la síntesis y compilar los resultados, como el número de LUT utilizados...
En el manual del usuario del compilador de DC, se informa el siguiente término cuando se habla de un comando.
Utilice el comando set_driving_cell para especificar características de la unidad en
Puertos que son controlados por celdas...
Estoy aprendiendo acerca de la síntesis del código VHDL y tengo dudas sobre las ventajas y desventajas de las listas de conexiones Hierarchichal vs Flatten. El primero es como la interconexión de bloques y el segundo es como todos los recursos i...
Tengo un gran diseño de múltiples salidas y entradas múltiples donde cada salida primaria se escribe en términos de entradas primarias. Debido a que el diseño es tan grande, DC no puede sintetizar el circuito. Una solución sencilla es sintetizar...
Me pregunto si hay una diferencia entre crear varias instancias de un solo módulo y crear instancias de diferentes módulos (con código de hardware idéntico) solo una vez.
Por ejemplo, quiero hacer una operación - división binaria -, necesito...
Actualmente estoy aprendiendo VHDL y, para simular el código que escribo, descubrí GHDL (código abierto), que aún no he probado, pero creo que hace lo que hay que hacer.
Para sintetizar el código VDHL en cualquier FPGA, ¿hay alguna herramient...