Estoy tratando de sintetizar alrededor de 3000 módulos diferentes. Los códigos de verilog para estos se generaron utilizando un código de python.
¿Es posible automatizar la síntesis y compilar los resultados, como el número de LUT utilizados y la ruta crítica?
NOTA: Actualmente estoy usando Xilinx ISE.
La GUI de ISE genera un archivo "command.log" en el directorio del proyecto. Que contiene las líneas de comando para síntesis, PAR, etc.
Copie / pegue estas líneas de comando en un terminal (¡cd en el lugar correcto primero!) y vea lo que hacen. Edítelos y realice cambios sencillos para ver cómo funcionan, y consulte la documentación. Sí, estas líneas de comando están documentadas si busca en el lugar correcto (ahora estoy lejos de ISE y no puedo recordarlo de inmediato).
Luego trátelos en Python, guarde el proceso para cada archivo en su proyecto y extraiga la información del archivo de Informe de Síntesis (.syr), etc., como quiera.