Estoy aprendiendo acerca de la síntesis del código VHDL y tengo dudas sobre las ventajas y desventajas de las listas de conexiones Hierarchichal vs Flatten. El primero es como la interconexión de bloques y el segundo es como todos los recursos interconectados.
Gracias,
Lista de redes jerárquica: Como los pines de los submódulos son accesibles, es más fácil hacer un seguimiento de las rutas para la depuración funcional y el análisis de temporización. Los pines se pueden forzar o sondear en simulaciones posteriores a la síntesis.
Lista de redes aplanada: la herramienta de síntesis puede optimizar mejor el circuito. Eso proporciona mejor velocidad, área y potencia. Por el contrario, las capacidades de depuración son limitadas.