Preguntas con etiqueta 'synthesis'

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Verilog del sistema en cuestión de síntesis de Quartus

module blockingbad(input logic clk,a,b,c,output logic y); logic x; always_ff @(posedge clk) begin y=x|c; x=a&b; end endmodule ParaelfragmentodeSysveriloganterior,elquartus13.1sintetizaunalistaderedesquesemuestraarr...
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¿Por qué ISE / XLS está asignando una señal al reloj global GCK0?

He sintetizado un diseño para un CPLD Coolrunner II. Tengo la intención de usar el reloj interno del CPLD. Tengo una entrada llamada CLK. Miro el informe de ajuste y veo esto: ** Global Control Resources ** GCK GSR GTS...
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¿Cómo se evalúan los procesos en VHDL si una señal aparece / no aparece en una lista de sensibilidad y una declaración IF anidada?

En VHDL, se evalúan las sentencias IF condicionales cuando cambia cualquier en la lista de sensibilidad del proceso, o solo si las señales están en la lista de sensibilidad y aparecen como una declaración IF argumentos? Quiero saber si c...
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Expresiones en instancias del módulo Verilog

Si tengo la siguiente definición de módulo verilog: module foo ( input a, output b ); assign b = !a; endmodule Y luego lo instalo dentro de otro módulo como tal module bar ( input c, output d ); foo foo0 ( .a(c),...
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pregunta sobre la síntesis e implementación de Vivado

Uso Vivado para programar mi tarjeta Basys-3 y tengo una pregunta rápida acerca de la síntesis y la implementación. Noté que cuando Vivado conoce las entradas de una entidad, calcula el resultado directamente y este cálculo no se realiza en el n...
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Esquema de promediado sintetizable

Buscando una solución inteligente (escribiendo en Verilog) Digamos que tengo dos valores de 8 bits, y cada valor tiene una puntuación de 8 bits, para un total de cuatro entradas, y quiero combinar los dos valores en un valor de 8 bits en func...
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eficiencia y velocidad en el procesamiento de imágenes con FPGA

Hola, he estado escribiendo un código en VHDL para el procesamiento de algunas imágenes. Sin embargo, debido a algunas razones que todavía no he determinado, la síntesis no se detiene. Sospecho que la eficiencia del código no es tanto como lo ne...
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¿Cómo implementar los núcleos IP de Quartus utilizando ALMs?

Esta es una pregunta de seguimiento en this , donde Le pregunté acerca de cómo se pueden implementar las multiplicaciones sin usar ningún DSP del FPGA. Ahora, me gustaría saber si se pueden implementar núcleos IP de Quartus como el multiplic...
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¿Cuál es la velocidad real de mi sistema implementado en FPGA? ¿Cómo comprobar este valor?

Creé un sistema FPGA en ModelSim (un algoritmo simple que calcula una ecuación y guarda en el chip), se sintetiza con Quartus Prime y luego se descarga en mi DE1-SOC. Mi intención es comparar mis resultados con una implementación realizada en...
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Métodos simples para sintetizar circuitos [cerrado]

Estoy estudiando ingeniería de sistemas y actualmente asisto a un curso de arquitectura de computadoras. En nuestra carrera, no tenemos mucha capacitación con respecto al hardware, por lo que nos resulta muy difícil sintetizar circuitos. En p...