¿Cómo puedo, ya sea en la RTL o en un archivo de restricción, asignar bloques DSP específicos a ciertas ubicaciones? Veo que los DSP están etiquetados por sitio, con nombres como DSP48_X5Y30 y me gustaría poder asignar una instanciación DSP part...
Estoy intentando leer varios archivos de Verilog en Design Compiler, pero he encontrado un solo comando, read_verilog . Solo puede leer un archivo a la vez.
Si tengo 1000 archivos Verilog, ¿tengo que usar 1000 read_verilog de com...
Como proyecto escolar, quiero escribir un controlador muy simple para una memoria flash en una placa IC. El chip FPGA es Altera 5CEFA4F23C8 y el flash es MX25L3206E.
Hice un esfuerzo para producir las señales SCLK, SI y otras que el chip nece...
Estoy trabajando en un proyecto que no está realmente relacionado con los circuitos digitales sino más bien con el análisis de álgebra booleana.
En algún punto me atoré en el problema algorítmico o tal vez de la estructura de datos:
Cómo det...
¿Cómo implementa el siguiente tipo de funcionalidad en VHDL que se puede sintetizar?
LIBRARY IEEE;
USE IEEE.std_logic_1164.all;
ENTITY memory IS
PORT (
data : INOUT STD_LOGIC_VECTOR (23 DOWNTO 0) := (OTHERS => 'Z');
wri...
En Vivado, la implementación de mis proyectos puede tardar un tiempo, especialmente si uso núcleos de depuración. ¿Qué puedo hacer para acelerar la implementación? Probé la restricción "RuntimeOptimized" y no hizo ninguna diferencia. ¿Hay una op...
¿Es posible inferir de manera eficiente una RAM con puertos "peek" aparte de los puertos estándar habituales?
Una memoria RAM de 32 bits x 4 puede tener un puerto para mirar los datos justo antes de los datos actuales a los que accede la dire...
He estado intentando sintetizar este modelo de registro. Su simulación en ModelSim está correctamente bien. Sin embargo, cuando la síntesis, siempre produce advertencias:
[sintetizador 8-3331] el registro de diseño1 tiene el primer puerto des...
Estoy experimentando errores fatales al sintetizar mi diseño con Xilinx XST 14.7 y la opción -opt_mode establecida en area . Con -opt_mode establecido en speed funciona bien y la síntesis finaliza correctamente.
El...
Hice el código verilog de un circuito. Estaba simulando bien y dando salida correcta después de la simulación. Ahora hice síntesis, el esquema RTL después de la síntesis que muestra un cuadro verde y rojo. ¿Está indicando algún tipo de error?
Po...