Me gusta implementar un módulo simple sin usar ningún DSP en el FPGA. En otras palabras, me gusta que todo el diseño se implemente utilizando la lógica. ¿Hay alguna opción en Quartus Prime que me permita desactivar la asignación de multiplicador...
Estoy tratando de obtener el informe de tiempo de STA. Como sé, básicamente, hay 4 tipos de rutas de tiempo.
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Entrada a salida
En la práctic...
Quiero crear una instancia de un módulo que tenga parámetros usando el bloque de generación. Pero quiero asignar diferentes valores a los parámetros para diferentes instancias del módulo.
Por ejemplo:
Este es mi módulo que quiero ins...
Al trabajar en algunas partes de VHDL I para Xilinx virtex, descubrí que el código que heredé había intentado implementar la codificación de usuario para las variables de estado utilizadas en las diversas máquinas de estado en el diseño. Se enco...
Estoy usando una herramienta de síntesis y cuando estoy sintetizando un archivo verilog
module test();
reg reg1;
reg [1:0] reg2;
reg reg3 [1:0];
reg [1:0] reg4 [0:4];
endmodule
Está dando un error al "usar el módulo de memoria" con la ayuda...
Cuando hacemos síntesis con SDC. Deberíamos ser utilizados con SDC.
Pero quiero saber qué pasa si estás en una situación en la que la síntesis tuya es la primera vez, y la compañía ni siquiera hizo una síntesis antes.
desde la primera vez, enton...
Estoy tratando de hacer un análisis de tiempo en un diseño que escribí en VHDL.
El diseño se ve así:
Ylosmuxsoloseactivandemaneraquelarutasea:en->circuito1->circuito2->fueraen->circuito2->circuit3->fuera¿Hayunamanerade'decirle...
He estado usando Vivado HLS (Síntesis de alto nivel) durante los últimos meses y haciendo diseños para un ZedBoard de Xilinx.
Ahora probablemente tendré que trabajar con un FPGA de otro proveedor y no sé si todavía puedo usar Vivado HLS para...
Estoy realmente desconcertado por un problema de síntesis de FPGA en Xilinx ISE.
Precisamente, me llevó una larga hora descubrir por qué un mismo diseño RTL (conjunto de archivos VHDL) funciona como un encanto en un tablero utilizando un scri...
He diseñado un sumador de ondulación utilizando sumadores completos. Para encontrar la demora en la que se incurrió para realizar esta adición, incluí un reloj en cada módulo sumador completo. En mi código principal, instalé estos módulos para c...