Tengo un proyecto con varios bloques de RAM de doble puerto inferidos. El código para esta memoria RAM de doble puerto es el siguiente:
library IEEE;
use IEEE.std_logic_1164.all;
use IEEE.std_logic_unsigned.all;
use IEEE.std_logic_arith.all;
u...
Estoy empezando a aprender SystemVerilog y trabajar con FPGA, y hasta ahora no he encontrado una manera satisfactoria de probar mi código. Vengo de un fondo de software, y siempre he estado escribiendo pruebas automatizadas exhaustivas para mi c...
Estoy definiendo restricciones de entrada SDC para la síntesis de un módulo pequeño que es parte de un diseño ASIC más grande. Planeo ejecutar el módulo a través de síntesis usando las herramientas de Synopsys. Algunas de las entradas a este mód...
Estoy tratando con la síntesis de las fuentes de verilog utilizando la herramienta Vivado Design Suite 2013.3 por primera vez.
El comportamiento de mi diseño es correcto según lo verificado por la simulación de la síntesis previa.
Mi problema es...
Estoy tratando de sintetizar un diseño en VHDL en un FPGA ProASIC3 usando la herramienta Synplify Pro. El informe de síntesis me da la siguiente advertencia sobre los relojes inferidos.
@W:MT420 : | Found inferred clock counter_unit| pstate_i...
He estado pensando acerca de las funciones en VHDL. Si tenemos una función, podríamos tener una función donde pasamos un "genérico" (es decir, un parámetro fijo conocido en el momento de la compilación) y una variable / señal (cuyo contenido se...
Estoy usando Synopsys para sintetizar diseños. He notado que cuando sintetizo exactamente el mismo diseño varias veces, obtengo diferentes informes de síntesis.
Cuando inicie la herramienta por primera vez, sintetice el diseño, lea el informe...
Estoy tratando de sintetizar un circuito de Altera usando la menor cantidad posible de elementos lógicos. Además, los multiplicadores integrados no cuentan en contra de los elementos lógicos, por lo que debería estar usándolos. Hasta ahora el ci...
Tengo este producto Map-Report de Lattice Diamond:
...
Number of SLICEs: 9609 out of 33264 (29%)
SLICEs(logic/ROM): 8814 out of 26460 (33%)
SLICEs(logic/ROM/RAM): 795 out of 6804 (12%)
As RAM: 795 out of 6804 (12%)...
En la simulación de VHDL, hay un concepto de "tiempo delta", que se interpreta de manera general como "grupo de eventos desencadenados por el tiempo delta anterior". Después de un cambio, una vez que todos los cambios en cascada se han soluciona...