LatticeMico32 (LM32) es una CPU sin royalties que utilizo para estudiar cómo se puede implementar una CPU en orden canalizada.
Un punto problemático en particular con el que tengo problemas es cómo se implementa el archivo de registro. En una...
Estoy buscando un sintetizador verilog de código abierto. Estoy usando Icarus Verilog como un simulador de Verilog. Originalmente, lo iba a utilizar tanto para la simulación como para la síntesis, pero descubrí que la herramienta ya no admite la...
Tengo problemas para conseguir que el diseño de mi computadora FPGA 80's encaje en una placa Papilio Duo que es un Spartan 6 - xcs6slx9. El problema radica en que la RAM se deduce como distribuida en lugar de bloque.
Versión corta: estoy usan...
Me ha costado mucho entender la diferencia entre bloquear y no bloquear las asignaciones en Verilog. Quiero decir, entiendo la diferencia conceptual entre los dos, pero estoy realmente perdido cuando se trata de la implementación.
Me referí a...
Tengo un pequeño proyecto en VHDL (que funciona completamente en un FPGA Xilinx) y me gustaría implementarlo utilizando una placa de circuito impreso de la vieja escuela y circuitos integrados TTL discretos, en el espíritu de proyectos como Rel...
Estoy evaluando este código a continuación.
Pero vi que la salida lógica de la RTL y el Visor de mapas tecnológicos son diferentes.
Yo uso Quartus Prime Elite Edition.
¿Me estoy perdiendo algo?
esta es la tabla de verdad...
Hace poco conseguí que Webpack me funcionara bien en mi sistema Linux ... pero intenté usar ISim para simular mis diseños y un problema me golpeó. Y por lo que puedo decir, este problema no es el problema de Xilinx, ya que no estoy usando un sis...
Tengo un diseño enorme que se sintetiza y se asigna a la biblioteca Nangate de 45 nm. ¿Es posible leer el archivo Verilog asignado en el compilador de diseño y encontrar estimaciones de potencia, área y demora sin ejecutar optimizaciones ni elab...
He escrito un código verilog y la simulación RTL está funcionando bien. Después de esto, sinteticé el diseño utilizando la herramienta XST en Xilinx ISE 13.2. La simulación post-síntesis está mostrando algunos resultados inesperados. No sé qué s...
En mi escuela tenemos la Sinopsis "design_vision" en los laboratorios de computación. No sé cómo usar ninguna de las funciones, así que para mí es solo una herramienta de dibujo esquemático.
Por curiosidad, codifiqué a mano un verificador de...