¿Cómo encontrar la potencia, el retardo y el área de un diseño sintetizado utilizando Design Compiler?

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Tengo un diseño enorme que se sintetiza y se asigna a la biblioteca Nangate de 45 nm. ¿Es posible leer el archivo Verilog asignado en el compilador de diseño y encontrar estimaciones de potencia, área y demora sin ejecutar optimizaciones ni elaboración en DC? (La síntesis original se realiza con otra herramienta y me gustaría comparar su informe de síntesis con el del compilador de diseño).

La razón por la que hago esta pregunta es que debido a que el diseño es muy grande, DC toma una gran cantidad de RAM durante la elaboración, lo que está más allá de las capacidades de mi máquina. Por lo tanto, me gustaría evitar el paso de elaboración y obtener estimaciones de potencia, área y demora de una manera más sencilla.

    
pregunta Mahdi

1 respuesta

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Aquí no hay una solución ideal, pero lo intentaría.

  • Lee el archivo Verilog a nivel de puerta con la opción -netlist , para que pueda leerse más rápido que un archivo RTL. 

    read_verilog -netlist my_netlist.v

  • Asegúrese de que Design Compiler no optimice el diseño. 

    set_dont_touch my_netlist

  • Archivos de restricción de origen, si están disponibles. Si no es así, defina el (los) reloj (es) al menos. 

    source constraints.sdc

  • Compile el diseño con la opción -only_design_rule , para que no se realicen las optimizaciones de mapeo. 

    compile_ultra -only_design_rule

  • Luego genera los informes. 

    report_timing
report_area
report_power

P.S. Estos comandos no forman un script completo para la síntesis.

    
respondido por el ahmedus

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