Desde mi entendimiento limitado, siento que uno podría simplemente tomar la salida de síntesis del código Verilog / VHDL y luego usar ese diseño para fabricar en silicona el mar de puertas.
Estoy comparando dos diseños de Verilog:
Diseño (1): un módulo superior controlado por un reloj que funciona a 50MHz, que es el reloj principal del sistema.
Diseño (2): el mismo módulo superior que en el Diseño (1) con una diferencia, e...
Después de la síntesis de mi código verilog. Estoy recibiendo el siguiente informe de tiempo. Creo que muestra algún error en mi código.
Resumen de tiempos:
Grado de velocidad: -2
Período mínimo: 2.334ns (Frecuencia máxima: 428.376MHz)...
Para verificar la capacidad de síntesis del bucle while, creé un código vhdl hipotético de la siguiente manera.
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.NUMERIC_STD.all;
entity test_loop is
Port ( a : in INTEGER;
i : in INT...
Las declaraciones if-else y case son equivalentes. Quizás sea más fácil leerlo más tarde cuando tenemos muchas posibilidades de ser verificadas.
Se supone que un condicional infiere mux en hardware. Sin embargo, existe una diferencia entre te...
Estoy escribiendo un código VHDL para un entero a flotador convertidor usando variables. Lo he simulado y los resultados coinciden con las expectativas. Sin embargo, cuando busco compilar y sintetizar utilizando Precision RTL de Mentor Graphics,...
Actualmente estoy trabajando en la síntesis, con el compilador de diseño de Synopsys, de un módulo de cifrado AES.
En los informes de energía hay tres categorías de energía especificadas:
Energía de conmutación
Poder interno
Poder de fu...
Tengo una entidad combinacional que se implementa con lot de lógica combinacional. La síntesis (usando Xilinx ISE) indica:
Retardo máximo de la ruta combinacional: 62.367ns
Cuando se coloca en un diseño síncrono (sincronizado), la fr...
Estoy sintetizando una aplicación de juguete en DE2, pero tengo un problema de tiempo (a pesar de que todas las entradas y salidas están sincronizadas en mi diseño). Estas violaciones están relacionadas con el "ancho de pulso mínimo" ...
¿Cóm...
Como prefacio, hay ciertos estilos de codificación utilizados en VHDL / Verilog que ayudan a las herramientas de síntesis a inferir hardware diferente (algunos mejor en rendimiento que el otro). Por ejemplo, usar una escalera if-else-if inferirí...