¿Cómo puedo evitar las infracciones de "Ancho de pulso mínimo" en la síntesis de Quartus FPGA?

Question

¿Cómo puedo evitar las infracciones de "Ancho de pulso mínimo" en la síntesis de Quartus FPGA?

#1 de isabus (3 votos)

2

Estoy sintetizando una aplicación de juguete en DE2, pero tengo un problema de tiempo (a pesar de que todas las entradas y salidas están sincronizadas en mi diseño). Estas violaciones están relacionadas con el "ancho de pulso mínimo" ...

¿Cómo puedo evitar una holgura tan negativa durante la síntesis de FPGA?

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; Slow Model Minimum Pulse Width: 'CLOCK_27'                                                                     ;
+--------+--------------+----------------+------------------+----------+------------+----------------------------+
; Slack  ; Actual Width ; Required Width ; Type             ; Clock    ; Clock Edge ; Target                     ;
+--------+--------------+----------------+------------------+----------+------------+----------------------------+
; -0.500 ; 0.500        ; 1.000          ; High Pulse Width ; CLOCK_27 ; Rise       ; HEX0[0]~reg0

fpga synthesis intel-fpga quartus-ii

pregunta JCLL

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score 3 · Accepted Answer

Creo que pjc50 tiene la idea correcta; has editado el archivo .sdc declaración "create_clock"? tiene una palabra clave de "forma de onda" que da un tiempo de subida y caída para el reloj waveforem, y lo anterior puede suceder si están demasiado cerca entre sí (por ejemplo, "{0.000 1.000}"). No es necesario analizar lo obvio, pero debería ser más como "{0.000 18.519}" para un ciclo de trabajo del 50% y un reloj de 27 MHz.

¿Cómo puedo evitar las infracciones de "Ancho de pulso mínimo" en la síntesis de Quartus FPGA?

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