¿Por qué dos scripts Xilinx con diferentes opciones de bitgen producen comportamientos correctos e incorrectos?

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Estoy realmente desconcertado por un problema de síntesis de FPGA en Xilinx ISE.

Precisamente, me llevó una larga hora descubrir por qué un mismo diseño RTL (conjunto de archivos VHDL) funciona como un encanto en un tablero utilizando un script de síntesis, mientras que el segundo no produce un comportamiento correcto. No he visto ningún mensaje de error, ni advertencias de diferenciación.

La diferencia radica en las opciones de bitgen:

  • -g binario: Sí
  • -g DriveDone: yes -g StartupClk: Cclk

Solo funciona el segundo conjunto de opciones.

¿Podría darme más información sobre estas dos líneas?

Gracias

    
pregunta JCLL

1 respuesta

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Xilinx tiene una buena ayuda integrada en las opciones de síntesis, mapa, P & R y bitgen. Puede abrirlos abriendo las propiedades de síntesis / mapa / P & R o bitgen y luego haciendo clic en Ayuda. Esta ayuda proporciona una breve descripción de cada opción seleccionable, sus valores y el nombre de la línea de comandos.

También hay UG628 - Herramientas de usuario de la línea de comandos que explica las opciones de bitgen (consulte la página 227 ..)

  • binario: sí - > Creo que esto podría ser relevante si está utilizando técnicas de reconfiguración parcial
  • DriveDone: sí - > muchas placas conectan un LED de programación realizada a este pin, que se activa de forma activa, en lugar de ser levantado por una resistencia. Impact utiliza este pin para volver a leer el estado de programación de la interfaz gráfica de usuario.
  • StartupClk: Cclk - > Los FPGA de Xilinx tienen un componente de inicio al que se puede acceder desde la estructura de FPGA y esta debe ser la señal de reloj interna seleccionada. Consulte el manual de su componente de inicio para obtener más detalles
respondido por el Paebbels

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