Acabo de terminar de escribir un diseño bastante completo en ISE 14.7 dirigido a un dispositivo Virtex7. La simulación de comportamiento (en Isim) toma un tiempo pero funciona perfectamente.
Por lo tanto, intenté pasar al siguiente paso agregando una restricción de tiempo haciendo doble clic en mi módulo superior - > Restricciones del usuario - > Crear restricciones de tiempo en la interfaz ISE. Esta acción desencadenó la síntesis y ahora hace más de 24 horas que ISE intenta "optimizar" uno de mis módulos.
No me importa dejar que el programa se ejecute durante otras 24 o 48 horas, pero sospecho que hay algún problema con mi diseño ... Sé que puede ser bastante interesante ya que uso muchos núcleos de instancias lógicas, pero Me temo que no justifica el retraso de la síntesis.
Mi diseño se puede encontrar en el siguiente enlace: enlace
¿Alguien tiene una idea sobre cómo resolver mi problema?
Te agradezco de antemano,
Saludos cordiales
Editar:
Para posterioridad, el código completo está disponible aquí ; Los detalles y las explicaciones se pueden encontrar en el documento .