Este diseño no se ajusta al número de cortes disponibles en este dispositivo

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A continuación se muestra el resumen de utilización del dispositivo para el diseño ( Zynq 7010 ) y el uso de Slice LUTs supera el número disponible. Anteriormente, era del 82% y ahora supera después de agregar un bloque de código de suma de comprobación 4 veces. ¿Hay algún tweek para fusionar las LUT y reducir su consumo o necesita realizar una optimización manual en el código?

Acontinuaciónsemuestralaconfiguracióndesíntesis:

He utilizado la siguiente configuración para la implementación para reducir algún tipo de uso de recursos, especialmente las LUT

*Obtuveinformacióndeestesitioweb: Parámetros de Xilinx

Después de usar la configuración anterior, el problema persiste. No estoy seguro de algunas configuraciones, si son válidas para Zynq o no. ¿Alguna ayuda?

    
pregunta Pradeep S

1 respuesta

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Elimine la duplicación de registros, aumenta la velocidad de su diseño y tiene un impacto muy negativo en la utilización de LUT en su diseño.

Estos son principalmente para los diseños que tienen un alto número de fanout y necesitan duplicar algunos de los recursos para cumplir con el cronograma.

También, revise su código y vea si puede eliminar el restablecimiento de parte de su lógica, especialmente las partes que se pueden empaquetar en SLR o RAM, que es uno de los errores más comunes que cometen las personas, eliminar el restablecimiento ayudará a Vivado empaquetará parte de su lógica en BRAM o SLR y verá una disminución significativa en el número de LUT utilizadas.

Si nada de eso funciona, ¡tal vez su diseño sea demasiado grande para el FPGA que está utilizando!

    
respondido por el FarhadA

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