¿Por qué los enclavamientos y los esquemas de reloj de 2 fases son mal vistos en el moderno diseño ASIC de alta velocidad? Entiendo que los diseños basados en flip-flop de un solo borde son más fáciles para las herramientas STA, pero ¿existen otras buenas razones para este sesgo en la industria?
No es tanto un "sesgo" en la industria como una cuestión de estrategia de diseño. Dos relojes de alta velocidad desfasados 180 grados (el reloj A y el reloj B) suenan como una buena solución para el registro de entrada / salida del registro (o contar y almacenar) o para prevenir las condiciones de carrera.
A bajas velocidades menos de 500MHZ un reloj de 2 fases no es un problema tan grande, pero en las frecuencias de reloj de GHZ es casi imposible evitar el sesgo del reloj A en comparación con el reloj B, especialmente después de atravesar varias vueltas y cambiar de capa. Esto rápidamente inutiliza el esquema de 2 fases, ya que el sesgo tendría que corregirse constantemente.
Es mejor tener un solo reloj maestro y usar retrasos de 'punto de uso' donde sea necesario para la configuración de los datos y el tiempo de espera, registre el tiempo de lectura, etc. Los flip-flops de un solo borde solo enclavan los datos en el flanco ascendente o descendente del reloj. Para retrasos más prolongados, un nand latch puede "interceptar" el pulso del reloj hasta que se utiliza, lo que restablece el latch. El registro y el flanco descendente se pueden usar para leer o escribir datos. Siempre y cuando la dirección / los datos sean estables antes de que llegue el límite del reloj (incluso en unos pocos cientos de picosegundos), esto ayuda a que el esquema de reloj monofásico funcione en su mejor momento. reloj de fase pero solo en el núcleo de la máquina de estado, para realizar los procedimientos de 'buscar / decodificar / ejecutar / almacenar' de manera ordenada.