Estoy desarrollando un circuito sistólico parametrizado en VHDL, usando genéricos. Exhibe regularidad en 2 dimensiones.
Estoy a punto de sintetizarlo en Xilinx FPGA. Sospecho que vale la pena informar al sintetizador lógico sobre esta regularidad, para lograr un mejor rendimiento en términos de área final.
¿Cómo puedo hacer esto?
Ya descubrí la opción "mantener jerarquía" en Xilinx ISE, pero no está claro si hará el trabajo.
De manera cruda, podría planear el FPGA y dividirlo en secciones regulares, luego usar asignaciones para mover instancias específicas de la jerarquía a cada bloque. Sin embargo, es probable que esto le dé una puntuación de tiempo peor que la libertad total del planificador, ya que impone un retraso de enrutamiento mínimo entre los bloques que la ubicación libre eliminaría al acercarlos más.
Es posible que ahorre algo en los tiempos de ejecución del placer / enrutador, pero si intentan evitar estas distancias artificiales, puede que no sea una ganancia general. Simplemente lo dejaría en manos de las herramientas hasta que tenga un diseño que funcione.
Si su circuito está hecho de lógica simple, será difícil realmente restringir el diseño para que se ajuste a la matriz del FPGA. Probablemente debería dejar que las herramientas del proveedor de FPGA hagan el trabajo. Si tuviera que hacer un ASIC, realmente podría diseñar una celda y luego copiarla y pegarla en la superficie, con FPGA, debe lidiar con el hecho de que no son tan regulares como parecen.
Si usa recursos fijos como bloques de memoria o multiplicadores, se pueden restringir más fácilmente (usando restricciones "LOC"), la lógica restante se organizará alrededor de ellos ...
Consulte Xilinx "CGD": Guía de restricciones