Estoy escribiendo código VHDL para un filtro que deseo implementar en un FPGA Spartan 6. Cuando intenté ejecutar un banco de pruebas para mi código, uno de los procesos ingresó en un bucle infinito, así que agregué una declaración de espera antes del "proceso final"; declaración, pero después de algunas investigaciones descubrí que la instrucción de espera no es sintetizable, por lo que es buena solo para fines de simulación utilizando testbenches. ¿Puede alguien sugerir una alternativa a la declaración de espera para que mi código se pueda sintetizar en un FPGA? Gracias de antemano!