Obtengo el siguiente resumen de tiempos de la síntesis:
Timing Summary:
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Speed Grade: -1
Minimum period: 9.982ns (Maximum Frequency: 100.180MHz)
Minimum input arrival time before clock: 4.597ns
Maximum output required time after clock: 4.364ns
Maximum combinational path delay: 2.788ns
Quiero mejorar eso, ¿hay alguna manera de encontrar la ruta crítica y quizás amortiguarla un poco?
No sé cuál es el cuello de botella ...
Debe ejecutar el informe generate_timing en su diseño para obtener el informe detallado para su diseño. En ISE lo haces seleccionando Herramientas- > Analizador de tiempo- > PostMap
Generará un informe con la información que solicitó.
Para un análisis más preciso de la temporización de su diseño, debe mirar la temporización DESPUÉS de que P & R haya terminado.
El cuello de botella se mostrará en detalle explícito y sangriento un poco más abajo en el informe de síntesis, en la sección "ruta crítica" para cada restricción de tiempo.
Pero antes de prestar demasiada atención a eso: el "período mínimo" es sospechosamente cercano a 100 MHz. Verificaría si ha especificado una restricción de tiempo de reloj de 100 MHz, aumentarlo a 120 o 150 MHz o ... y volver a sintetizar primero. Si sintetizador puede alcanzar su objetivo real sin ayuda, esa es una forma mucho más eficiente de trabajar.