Preguntas con etiqueta 'xilinx'

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¿Cómo acceder a los pines del mapa de selección (hardware y software) en la placa de desarrollo Virtex 5?

Estamos intentando conectar una Raspberry Pi con un Dev Virtex 5. Tablero para leer la memoria de configuración. Hemos decidido utilizar el protocolo de selección de mapas y entendemos las señales involucradas y la secuencia de comandos. Pero...
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MM2S la transferencia simple salió mal

Seguí algunos ejemplos y ya logré realizar una gran transferencia de S2MM (flujo a memoria asignada) mediante una AXI DMA . Sin embargo, ahora estoy intentando lo contrario, es decir, para realizar una transferencia MM2S simple a un bloque de...
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Usando iSim para simular el esquema CLA de 16 bits en Xilinx, todas las entradas y salidas en la forma de onda son 'X'. ¿Cómo puedo depurar?

Estoy construyendo un Ady Lookahead Adder de dieciséis bits para mi clase de EE. Definitivamente soy un noob a todo esto, así que ten paciencia, sin embargo, he estado buscando en Google por un MOMENTO y no he encontrado ninguna respuesta. Aq...
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generador de secuencia PN usando un registro de desplazamiento de realimentación lineal en VHDL

Obtuve un código para el generador de secuencia PN que usa el registro de desplazamiento de retroalimentación lineal en VHDL. Estoy usando 1010 como semilla inicial, pero en la salida, las cuatro secuencias PN son 1 . ¿Qué cam...
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Tablero Virtex 6 de Xilinx - ISE genera un error [El diseño no contiene instancias]

Recibo el error "el diseño no contiene instancias", pero no puedo descubrir la causa del error a pesar de buscar en Google y probar las soluciones sugeridas en los foros. A continuación se muestra un resumen del informe para el diseño, ¿alguna i...
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¿Por qué este sumador necesita dos ciclos de reloj (dos pulsaciones del botón) para mostrar un resultado?

Estoy implementando un sumador simple que se realiza en VHDL en una placa BASYS2. Este es el siguiente código: entity adder is port ( a, b : in std_logic_vector(3 downto 0); sum : out std_logic_vector(3 downto...
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Xilinx Video Timing Controller congela el procesador

Estoy tratando de adquirir video de un sensor de imagen usando un ZedBoard con Vivado 2014.2 y usé un proyecto de video pasante (operativo) existente y simplemente lo agregué en un debayer (interpolación de matriz de filtro de color) IP y reconf...
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Análisis de potencia en Xlinx ISE

Quería saber el rendimiento del diseño en términos de actividad de conmutación (de ahí el consumo de energía) mediante Xlinx ISE. Tengo la versión del paquete web Xlinx ISE 14.3. ¿Es posible hacer tal análisis? Si es así, ¿cómo hacerlo? So...
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Corrección 1 que falla la restricción de tiempo en Xilinx

Al final de mi proyecto tengo una falla de restricción de tiempo de la siguiente manera: clk_in es el reloj del sistema de 100 Mhz en el ML507. No sé por qué no cumple con los criterios, tampoco sé cuáles son los criterios, ¿cómo p...
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Cómo aumentar la frecuencia del reloj flash QSPI en Zynq ZC702

Estoy trabajando en la placa Zynq ZC702. El tablero tiene un flash QSPI. Quiero aumentar la frecuencia de reloj de QSPI, para poder leer / escribir a una velocidad mucho más rápida. Lo más cercano que encontré es esto: EDK-14.3, Zynq-7000...