Al final de mi proyecto tengo una falla de restricción de tiempo de la siguiente manera:
clk_in es el reloj del sistema de 100 Mhz en el ML507. No sé por qué no cumple con los criterios, tampoco sé cuáles son los criterios, ¿cómo puedo solucionar esto, alguna idea de lo que puede causar? este fracaso? Aunque el proyecto está funcionando. ¿Cómo puedo depurar esto?
en el directorio del proyecto ISE, debería ver un archivo con la extensión .twr. Ese es el informe detallado. Busque la palabra clave ERROR, debe encontrar un cronograma de ruta detallado en el que falla.
Le dirá cuánto de la demora es lógica, cuánto hay en la ruta. La forma en que lo veo es que los retrasos lógicos necesitan cambios en el diseño para mejorarlos, los retrasos en la ruta podrían mejorarse con diferentes planos de planta (p. Ej. Veo que usa IBUFG, usando un pin físico más cercano al que IBUFG puede acortar la demora de la ruta) .
Tengo la mayoría de las restricciones en el archivo .ucf.
¿Está introduciendo este mensaje en un DCM antes de usarlo?
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