La página 39 de UG161 habla sobre la compresión / descompresión e implica que se puede utilizar la compresión bitgen o prom para acortar el tamaño del flujo de bits de configuración. Lo más importante es que necesito saber si, al usar la opción...
Las versiones anteriores de Xilinx ISE suite tenían la herramienta XPower que tenía la opción -tb para simular el uso de energía basado en el tiempo de un FPGA mediante un archivo de entrada .vcd como este:
xpwr design.ncd -v -s design...
Estoy intentando construir un programa en C ++ que realice todos los pasos necesarios para generar un archivo de bits utilizando la cadena de herramientas ISE (14.7). Genero el archivo de registro de la línea de comandos para mi proyecto e inten...
Me enfrento a una situación muy extraña:
Tengo una entidad VHDL y dos arquitecturas asociadas. Cuando pruebo la entidad con una sola arquitectura, la salida es correcta y clara. Pero cuando agrego la segunda arquitectura (creando dos instanci...
Necesito diseñar divisor de frecuencia de 50MHz a 200Hz usando FPGA. Estoy usando Xilinx y el lenguaje que usé es el lenguaje VHDL. Me quedé atascado porque no puedo obtener la salida. Entonces, ¿alguien me puede ayudar? Aquí adjunto mi código....
He estado armando un proyecto para trabajar en Vivado 2015.2 Cuando intento implementar el diseño, obtengo estos errores. El proyecto es bastante grande, por eso no lo he incluido en la publicación. ¿Hay alguna forma de encontrar este error de r...
Estoy intentando muestrear una señal asíncrona en múltiples dominios de reloj. No me importa demasiado el retardo absoluto desde la fuente de la señal asíncrona hasta los FF de muestreo, pero quiero restringir cada uno de los caminos para que te...
Estoy tratando de integrarme con Raspberry Pi (RPI) y VC707 (placa FPGA de Xilinx).
El VC707 tiene dos puertos GPIO SMA pero su voltaje de entrada es de 1,8 V según el manual.
Como el voltaje de salida de RPI es 3.3V, necesito cambiar el v...
Estoy experimentando errores fatales al sintetizar mi diseño con Xilinx XST 14.7 y la opción -opt_mode establecida en area . Con -opt_mode establecido en speed funciona bien y la síntesis finaliza correctamente.
El...
Tengo un proyecto FPGA de Xilinx que armé en Vivado 2014.4 (64 bits en Linux). El proyecto utiliza un MicroBlaze. He escrito mi firmware MicroBlaze en Xilinx SDK 2015.1. Mi hardware de destino es el Digilent Nexys4DDR con un Xilinx Artix-7.
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