¿Cómo puedo, ya sea en la RTL o en un archivo de restricción, asignar bloques DSP específicos a ciertas ubicaciones? Veo que los DSP están etiquetados por sitio, con nombres como DSP48_X5Y30 y me gustaría poder asignar una instanciación DSP part...
Hay muchas estrategias de temporización que pueden mejorar la velocidad de FPGA (como restricciones de temporización, planificación de las regiones de reloj, ...).
Una de estas estrategias es seleccionar los lugares óptimos para los pines de E /...
Estoy escribiendo un código verilog para el multiplicador complejo 18x18 utilizando la implementación de un solo segmento DSP48 en Vertex 4. Aquí está mi código
module SS_CM_18x18(Areal,Aimag,Breal,Bimag,Clk,Rst,Preal,Pimag);
input Clk,Rst;
in...
Tengo un virtex 7 FPGA y para mi proyecto más grande necesito configurar la comunicación entre un FPGA PCIex8, SATA3, DDR3 y Uart.
Me preguntaba cómo hacer para hacer esto? No puedo usar el procesador softcore. Solo quiero usar el FPGA para p...
En mi informe de síntesis, veo que varias señales internas del microblaze se han enviado al árbol del reloj.
Clock Information:
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Estoy trabajando con VHDL para los FPGA de Xilinx y estoy tratando de crear algunos componentes jerárquicos. Al crear una instancia de un componente B dentro de otro componente A, ¿qué clk se espera que pase al componente B, una referencia direc...
El problema que encontré está en la interfaz de diseño entre Xilinx FPGA y DAC. El diseño está bajo Xilinx Vivado 2017.1.
El bloque del sistema se ve así.
EsunaconexiónLVDSentreDACyFPGA.YelrelojdedatosDDRfuncionaa200MHz.Elrelojylosdatosestán...
Tengo una unidad de procesamiento que está controlada por un secuenciador / unidad de control. La agenda de esta unidad de procesamiento es multiplicar 2 números usando 8 registros BIT usando el método de cambio de bit y adición.
Una vez que...
En el integrador IP de Xilinx Vivado, quiero crear un bloque de construcción personalizado. El bloque debe poder acceder al espacio de memoria (posiblemente RAM externa) por sí mismo.
La función de destino del bloque se puede describir en los...
Para un proyecto, necesito tomar muestras de seno en MATLAB y, de alguna manera, necesito llamarlo en Xilinx ISE testbench, para poder usarlas para otras operaciones. Por favor, dime cómo hacerlo.