Hay muchas estrategias de temporización que pueden mejorar la velocidad de FPGA (como restricciones de temporización, planificación de las regiones de reloj, ...).
Una de estas estrategias es seleccionar los lugares óptimos para los pines de E / S y planificar las lógicas. De hecho, primero seleccionamos los mejores lugares de E / S y luego podemos ubicar las lógicas, ... Este proceso comienza a partir de la colocación de E / S y eso es lo que no sé qué estrategia lleva al mejor rendimiento.
Estas son estrategias en las que pensé como un punto de partida de la colocación del pin:
1- En la imagen de abajo (Xilinx Spartan 3), se pueden seleccionar todas las entradas / salidas en un banco (flecha-1) y un Reloj global, por ejemplo, en el banco-4. Esto conduce a una distancia mínima para todos los pines y también a un ruido mínimo de los cables externos del pin GCLK, pero está lejos de la línea GCLK.
2- ruta-2: cruza la ruta GCLK pero las entradas y salidas están lejos una de la otra (vi en alguna parte que la ruta horizontal entre entradas y salidas es la más rápida pero no puedo recordar dónde estoy léelo !!)
3- path-3: estar cerca del pin del reloj puede imponer un poco de ruido de sus componentes y cables EXTERNOS.
Puede haber muchas otras estrategias que no conozco. ¿Alguien puede darme una pista o un método de pensamiento como punto de partida?
1)