Señales sin reloj enrutadas en el árbol del reloj

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Señales sin reloj enrutadas en el árbol del reloj

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#3 de Blup1980 (0 votos)

1

En mi informe de síntesis, veo que varias señales internas del microblaze se han enviado al árbol del reloj.

Clock Information:
------------------
-----------------------------------------+---------------------------------------------------------------------------+-------+
Clock Signal                             | Clock buffer(FF name)                                                     | Load  |
-----------------------------------------+---------------------------------------------------------------------------+-------+
...
system_1/RS232/Interrupt                 | NONE(system_1/microblaze_0_intc/microblaze_0_intc/INTC_CORE_I/intr_sync_0)| 1     |
system_1/debug_module/Ext_JTAG_UPDATE    | NONE(system_1/debug_module/debug_module/MDM_Core_I1/PORT_Selector_3)      | 31    |
system_1/debug_module/debug_module/drck_i| BUFG                                                                      | 64    |
-----------------------------------------+---------------------------------------------------------------------------+-------+

¿Cómo determinan las herramientas xilinx qué señales son relojes y cuáles no?

¿Lo anterior es un motivo de preocupación?

vhdl xilinx

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score 1 · Answer 1

La herramienta de síntesis determina que una señal debe tratarse como un reloj o no. Si tiene algo que se dispara en un flanco ascendente o descendente de una señal, considerará que es un reloj y sintetizará la lógica como tal. Puede agregar restricciones específicas para evitar que lo haga, pero a menos que tenga una buena razón, no.

score 0 · Answer 2

Debería ver lo que la herramienta muestra cómo colocó las cosas, pero en su mayor parte es fácil imaginar esas señales que necesitan ser señales de reloj. Una interrupción activada por flanco probablemente debería ir a una FF activada por borde, drck_i parece que es una señal de reloj y Ext_JTAG_UPDATE parece una señal de comando ascync. Pero esto es solo después de una exploración superficial.

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0

Si, durante la síntesis, una señal debe conectarse a una entrada CK de un búfer, se considera una señal de reloj.

respondido por el Blup1980

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