Supongo que es una pregunta bastante fácil pero realmente no pude resolverlo. Hice un diseño con Xilinx ISE Design Tools que usa una tabla de búsqueda que se guarda dentro de BlockRAM. ¿Dónde puedo ver la cantidad de BlockRAM que usé y cuántas s...
Me gustaría usar un FIFO en VHDL, usé coregen para hacerlo, pero cuando quiero usarlo en mi proyecto, obtengo este error:
ERROR: NgdBuild: 604 - bloque lógico 'U101' con tipo
'fifo_generator_v9_3' no se pudo resolver. Un nombre incorrect...
Esta pregunta puede ser ridículamente rudimentaria pero he estado revisando las guías y videos disponibles de Xilinx arrancándome el cabello ... mi el problema es simplemente este: quiero usar el reloj base de 100Mhz en mi tarjeta de DDR nexys4...
No tengo experiencia previa con VHDL y el profesor me da la mayor parte del código.
Estoy intentando comunicarme con un acelerómetro ADXL362 utilizando SPI en un Xilinx Sparten 3E. Por lo que puedo entender del esquema RTL del ADXL362, necesi...
Estoy desarrollando un circuito sistólico parametrizado en VHDL, usando genéricos. Exhibe regularidad en 2 dimensiones.
Estoy a punto de sintetizarlo en Xilinx FPGA. Sospecho que vale la pena informar al sintetizador lógico sobre esta regul...
Hace algún tiempo implementé una interfaz GMII para mi núcleo Gigabit Ethernet. Ahora intento hacer lo mismo con el protocolo RGMII . La implementación de referencia de Xilinx usa primitivas IDELAY [| E1 | E2] para ajustar el retardo de entrada...
Tengo un proyecto de vivado que contiene un núcleo IP de Xilinx. Se generó un script tcl para este proyecto y contiene enlaces a la fuente principal de IP. La secuencia de comandos .tcl y los archivos de origen IP (archivos xml, xci y veo) se ha...
Tengo un FPGA Spartan 3 para implementar un tipo específico de modulación digital. Leí la señal de salida por UART y RS232 pero la velocidad es demasiado lenta para seguir las señales de alta frecuencia.
Se sugirió que podía leer la salida us...
Aquí adjunté las redes enrutadas para este programa HDL de verilog a continuación con el módulo de instancia DCM. mientras estoy implementando en la placa FPGA XC3S50AN usando el paquete de diseño ISE12.3 clk2x & las salidas bloqueadas no pr...
¿Cómo asignar los pines fpga a los pines físicos reales en el conector FMC en un Zedboard?
Por supuesto, he buscado en la guía de hardware del usuario y en el archivo de restricción maestro, pero todo lo que he encontrado es una lista de las...