ERROR: NgdBuild: 604 usando FIFO en VHDL

Me gustaría usar un FIFO en VHDL, usé coregen para hacerlo, pero cuando quiero usarlo en mi proyecto, obtengo este error:

  

ERROR: NgdBuild: 604 - bloque lógico 'U101' con tipo   'fifo_generator_v9_3' no se pudo resolver. Un nombre incorrecto para el pin   puede causar esto, un archivo edif o ngc faltante, la falta de coincidencia entre el caso   el nombre del bloque y el nombre del archivo edif o ngc, o la falta de ortografía de un tipo   nombre. El símbolo 'fifo_generator_v9_3' no es compatible con el objetivo   'spartan3a'.

No puedo encontrar de dónde proviene este error ... Aquí hay algunas partes de mi código (aquellas con FIFO):

component fifo_generator_v9_3 is
PORT (
        M_CLK : IN STD_LOGIC;
        rst : IN STD_LOGIC;
        din : IN STD_LOGIC_VECTOR(17 DOWNTO 0);
        wr_en : IN STD_LOGIC;
        rd_en : IN STD_LOGIC;
        dout : OUT STD_LOGIC_VECTOR(17 DOWNTO 0);
        full : OUT STD_LOGIC;
        empty : OUT STD_LOGIC
        );
end component;


signal WRITE_EN, READ_EN, FIFO_FULL, FIFO_EMPTY : STD_LOGIC;
signal DATA_IN, DATA_OUT : STD_LOGIC_VECTOR(17 downto 0);

U101:fifo_generator_v9_3
port map (
            M_CLK,
            rst,
            DATA_IN,
            WRITE_EN,
            READ_EN,
            DATA_OUT,
            FIFO_FULL,
            FIFO_EMPTY
            );

P: ¿Puede alguien decirme de dónde proviene ese error (en mi caso)? ¿Es posible que me esté perdiendo un archivo? En ese caso, ¿dónde puedo encontrarlo?

Gracias de antemano!