Xilinx Vivado: [Common 17-53] Excepción del usuario: No se puede iniciar la ejecución de síntesis. No se encontraron fuentes de Verilog o VHDL en el proyecto

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Xilinx Vivado: [Common 17-53] Excepción del usuario: No se puede iniciar la ejecución de síntesis. No se encontraron fuentes de Verilog o VHDL en el proyecto

#1 de stanri (2 votos)

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Tengo un proyecto de vivado que contiene un núcleo IP de Xilinx. Se generó un script tcl para este proyecto y contiene enlaces a la fuente principal de IP. La secuencia de comandos .tcl y los archivos de origen IP (archivos xml, xci y veo) se han agregado al control de versiones.

Cuando ejecuto el script TCL para crear el proyecto, funciona bien. Sin embargo, hacer clic con el botón derecho en la IP en vivado y seleccionar "generar productos de salida" para generar los archivos de síntesis produce el siguiente error:

[Common 17-53] User Exception: Unable to launch Synthesis run. No Verilog or VHDL sources found in project

Eliminar y volver a agregar los archivos IP no soluciona el problema.

¿Cómo uso el script tcl para incluir y regenerar fuentes de IP?

xilinx vivado

pregunta stanri

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El script tcl también crea un diseño ejecutado para el núcleo de IP. Esto se ve en las siguientes líneas en el script:

# Create 'clk_wiz_0_synth_1' run (if not found)
if {[string equal [get_runs -quiet clk_wiz_0_synth_1] ""]} {
  create_run -name clk_wiz_0_synth_1 -part xc7z020clg484-1 -flow {Vivado Synthesis 2014} -strategy "Vivado Synthesis Defaults" -constrset clk_wiz_0
} else {
  set_property strategy "Vivado Synthesis Defaults" [get_runs clk_wiz_0_synth_1]
  set_property flow "Vivado Synthesis 2014" [get_runs clk_wiz_0_synth_1]
}
set obj [get_runs clk_wiz_0_synth_1]
set_property "constrset" "clk_wiz_0" $obj

Reemplazé lo anterior con la siguiente línea:

create_ip_run [get_files -of_objects [get_fileset sources_1] $origin_dir/path/to/xci/clk_wiz_0/clk_wiz_0.xci]

Lo que crea una ejecución que contiene la IP y corrigió el error.

Xilinx Vivado: [Common 17-53] Excepción del usuario: No se puede iniciar la ejecución de síntesis. No se encontraron fuentes de Verilog o VHDL en el proyecto

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