Preguntas con etiqueta 'xilinx'

preguntas con etiqueta
2
respuestas

memoria constante en el Spartan 3 Starter Kit

Estoy en extrema necesidad de una memoria constante generada en tiempo de compilación de ~ 512 K x 16 bits en la placa del kit de inicio Spartan 3. Estoy configurando la placa a través del puerto JTAG, y me pregunto si a) hay una forma de con...
1
respuesta

¿Analizando el resumen de diseño de Xilinx?

Qué son:    "Número utilizando solo salida de O6: 1,511",       "Número utilizando solo salida de O5: 37",       "Número de registros Slice: 1,866",       "Número de 36k BlockRAM utilizado: 2" ¿Cómo puedo obtener más información sobre...
2
respuestas

Serializar bits desde el pin de entrada / salida con VHDL

El siguiente código lee 40 bits de datos enviados en serie desde un sensor de temperatura / humedad DHT-11 y almacena los datos en una matriz de 5 bytes de RAM. El código es: // Return values: // DHTLIB_OK 0 => OK // DHTLIB...
3
respuestas

¿Cómo sabe AXI-Interconnect dónde encaminar los datos?

Estoy interesado en saber dónde entran exactamente en juego las Direcciones (BASE_ADDR) establecidas en el "Editor de Direcciones" de un Diseño de Bloque Vivado en la Parte FPGA. Tengo varios bloques con AXI-Lite conectados a un Zynq a través de...
2
respuestas

vhdl salida extraña parpadeando en el banco de pruebas

soy nuevo en vhdl y fpga. Actualmente estoy trabajando con una placa basys3 programada en vhdl usando vivado. Hice un dencoder de 3 (binario) a 8 (decimal) con un bucle for. Mi banco de pruebas también está con un bucle for. Lo que ahora noto es...
1
respuesta

Contador de pulsos de tacómetro VHDL / FPGA

Estoy intentando implementar una interfaz de tacómetro que acepte pulsos digitales como entrada. Simplemente cuento clk arcos ascendentes (50Mhz) entre cada borde ascendente de los pulsos de tacómetro (1Mhz). He encontrado ejemplos en la web que...
3
respuestas

Generar sentencia if-for

¿Podemos declarar Generar declaración if-for? module prac#(parameter m=3) (input x, input[2:0]a,b,output[2:0]c); wire [2:0]f[0:3]; genvar i; generate if(!x) begin : d2 for(i=0;i<=m;i=i+1) begin:dd assign f[i]=(a & b); end end e...
2
respuestas

Circuito Verilog no síncrono

Soy nuevo en Verilog y estaba tratando de hacer un contador de décadas. Simplemente tomé la referencia de un circuito real que implementa el contador de décadas utilizando JK-Flip Flops. Así que escribí un submódulo para JK-Flip Flop y un módulo...
2
respuestas

¿Se puede usar el mismo archivo de la lista de redes para el flujo de diseño ASIC así como para el flujo de diseño FPGA?

Principalmente he trabajado en la parte frontal y no sé mucho sobre cosas de back-end. He analizado los distintos niveles de abstracción de los flujos de diseño de FPGA y ASIC. Me preguntaba si es posible que la lista de redes generada a partir...
1
respuesta

Problemas al comprender el direccionamiento de cuadros de flujo de bits

Estoy tratando de entender cómo funciona el direccionamiento de fotogramas en las secuencias de bits FPGA. Por lo que entiendo, un cuadro tiene un ancho de 1 bit, va de arriba a abajo y se identifica mediante una dirección única de 32 bits. E...