Estoy trabajando con el núcleo de MircoBlaze_mcs e implemento un archivo GIO simple desde el tutorial pero da un error ("xiomodule.h" No existe ese archivo o directorio) cuando sintetizo el proyecto.
Lo encuentro en la documentación de la API...
Mi objetivo es leer siete matrices flotantes de 512X512 desde la tarjeta SD a la memoria DDR (paso ya realizado con cada matriz que ocupa alrededor de 1Mb), luego pasarlas de DDR a mi bloque IP personalizado (estoy haciendo esta transición con B...
He estado usando Vivado HLS (Síntesis de alto nivel) durante los últimos meses y haciendo diseños para un ZedBoard de Xilinx.
Ahora probablemente tendré que trabajar con un FPGA de otro proveedor y no sé si todavía puedo usar Vivado HLS para...
Tengo problemas para moverme por Verilog. Estoy tratando de crear un FSM que muestre los números en una de las pantallas y en el siguiente estado para mostrar una cadena. Hice la cadena para que se muestre por separado y el número por separado e...
Estoy creando un diseño usando Verilog en un Xilinx Spartan-3E (XC3S500E) que usa múltiples RAM de bloque de doble puerto, todas creadas a través de primitivos Verilog como RAMB16_S18_S18 . Estoy usando un puerto para leer y escribir (usan...
Tengo un problema relacionado con el generador Xilinx Fifo y los contraints de sincronización descritos en el manual de fifo.
Estoy usando el generador fifo versión 9.2 ( manual ) para generar un fifo.
Me gustaría insertar las restriccione...
Generé el modelo de simulación posterior a la ruta de Verilog de mi módulo Verilog original, usando Xilinx ISE. Generará un módulo Verilog utilizando primitivas de nivel LUT y fpga como IBUF, X_LUT4, ...
Al intentar compilar este código dire...
Estoy realmente desconcertado por un problema de síntesis de FPGA en Xilinx ISE.
Precisamente, me llevó una larga hora descubrir por qué un mismo diseño RTL (conjunto de archivos VHDL) funciona como un encanto en un tablero utilizando un scri...
Estoy usando Xilinx ISE para generar un archivo de bits. Verifiqué la funcionalidad por síntesis de correos, así como la simulación de lugares y rutas. Pero cuando se cargó el mismo archivo de bits en FPGA hubo una salida de cero atascado, es de...