Estoy usando Xilinx ISE para generar un archivo de bits. Verifiqué la funcionalidad por síntesis de correos, así como la simulación de lugares y rutas. Pero cuando se cargó el mismo archivo de bits en FPGA hubo una salida de cero atascado, es decir, sin salida. La salida FPGA se verificó en la pantalla de la PC de escritorio usando Chip scope pro. Por favor, sugiérame algunas ideas sobre cómo lidiar con este problema.
Shalini
Verifique el archivo de pines, asegúrese de que sus entradas y salidas estén donde cree que deberían estar.
Verifique que su señal de reinicio esté conectada, y la polaridad correcta
Compruebe que el reloj de entrada tiene una forma de onda limpia en la frecuencia correcta.
Si aún no funciona y tiene multiplicadores / divisores de reloj internos (DCMs / PLLs), elimínelos y reduzca su lógica a algo simple con un solo reloj para poner las cosas en marcha y reconstruirlas desde allí.