Tengo 2 dispositivos, un Spartan 3 y un Spartan 6. Estoy intentando configurar ambos a través de JTAG. Una forma de hacer esto es encadenar los dispositivos y usar la exploración de límites. Sin embargo, una cosa que todavía no entiendo es cómo...
Después de la síntesis de mi código verilog. Estoy recibiendo el siguiente informe de tiempo. Creo que muestra algún error en mi código.
Resumen de tiempos:
Grado de velocidad: -2
Período mínimo: 2.334ns (Frecuencia máxima: 428.376MHz)...
Estoy trabajando en un proyecto en el que estamos capturando señales de un ADC utilizando un FPGA Virtex-5 y las muestras se almacenan en una SRAM de 128K x 256 desde donde las PC adquieren las muestras de datos. Creo que el Virtex-5 proporciona...
Necesito realizar una implementación de una división de punto flotante utilizando System Generator y mi versión de System Generator no es compatible con el 'generador de divisor', por lo que pensé en varias opciones para realizar la implementaci...
Por lo que sé, es una mala práctica en los procesos combinados usar pestillos, y debo asignar un valor a cada señal en cualquier caso. ¿Por qué la misma regla no se refiere a procesos secuenciales (me refiero a procesos de reloj) y por qué no se...
Soy muy nuevo en el mundo de la lógica programable y nunca he trabajado con ningún lenguaje HDL, pero ciertamente quiero comenzar con FPGA. En este momento, el objetivo es desarrollar / simular una CPU simple de 8 bits y tal vez (en el futuro) r...
En realidad, estoy migrando algunos proyectos maduros de Xilinx ISE a Xilinx PlanAhead. Necesito aprovechar las secuencias de comandos TCL y la partición de PlanAhead.
Estos proyectos ISE están bajo control de versión en un repositorio SubVer...
Escribí algunas líneas de código y está dando error. El código está abajo:
module tb();
wire [7:0] m1,m2,m3;
reg [7:0] a,b,c;
reg en;
reg clka=0;
s_three call(m1,m2,m3,a,b,c,en,clka);
always begin
#10 clka<=~clka;...
Tengo una IP personalizada creada con 2 pines de salida (en1_out y dir1_out)
¿Puedo saber cómo asignar estos dos pin al pin PMod en FPGA (pin Y11 y pin AA11)? He intentado abrir el diseño elaborado y en los puertos de E / S no puedo encont...
Estoy tratando de aprender más sobre el rendimiento de diferentes rutas en mi diseño utilizando Xilinx ISE. Descubrí cómo mover la lógica cambiando qué CLB / Slice contiene qué parte del uso del archivo de Restricción de Usuario. ¿Hay alguna man...