Tengo un problema de comprensión de cuál es la frecuencia máxima posible para una señal de onda cuadrada que se puede generar.
Actualmente estoy experimentando con un tablero FPGA (Red Pitaya), que tiene un Xilinx Zynq FPGA de 125 MHz. Cuando...
Me pregunto cuál es la extensión del archivo que describe la funcionalidad de mi diseño y es el archivo que se carga en un FPGA Virtex 4 para obtener el comportamiento de mi diseño VHDL.
Gracias.
Estoy usando un Basys 2 con 72Kbits de RAM de bloque de doble puerto. Utilicé más del 100% de los segmentos disponibles, por lo que quiero asegurarme de que Xilinx no solo los llene con los valores del mapa de caracteres en lugar de colocarlos...
Estoy usando un módulo de división que tiene dos señales distintas a las entradas
"ir" para indicar el inicio de la división.
"hecho" para indicar parada de división.
Se están tomando aproximadamente 300 ciclos de reloj para que la división se c...
Recibo el error "[Synth 8-2519] q8 formal parcialmente asociado no puede tener OPEN real": este error es para la línea Q8(0) => OPEN, y todas las asignaciones OPEN similares. Los estoy usando porque el elemento IN_FIFO es demasiado gra...
Estoy leyendo la guía del usuario del segmento DSP de Spartan 6, y necesito usar el segmento DSP en un proyecto mío.
Me topé con esta pregunta, que Básicamente sugiere 3 formas de usar los cortes DSP
Inferir el segmento DSP
Uso del ge...
Soy muy nuevo en FPGA y lo siento por esta pregunta elemental. Acabo de crear un código XOR muy simple como este con Webpack ISE para descargar a XC2S100 (¡solo para prueba!) Pero no funciona.
EDITION1: De acuerdo con los comentarios, verifiq...
Recientemente comencé a aprender programación FPGA. Tengo el "Verilog QuickStart book" y descargué Xilinx ISE Webpack v14 y miré varios videos de YouTube. En este momento puedo construir mis circuitos y probarlos con el simulador incorporado...
Estoy usando la Basys 2 Spartan-3E FPGA board con Xilinx. Necesito que pmod i / o esté en 1.8v, así que estoy usando LVCMOS18 IOSTANDARD.
Puede encontrar todos los IOSTANDARD disponibles para Spartan-3E en este documento .
Cuando intent...
Muchos núcleos IP, especialmente de Xilinx, tienen una interfaz AXI de ARM. (AXI, AXI-Lite, AXI-Stream, APB, ... son parte de AMBA - arquitectura de bus de ARM).
El estándar de la interfaz AXI es de descarga gratuita (después del registro), p...