Frecuencia máxima para una señal de onda cuadrada basada en FPGA

No puede generar una frecuencia más alta que el reloj interno. Si tiene acceso a un Phase Locked Loop o PLL, es posible que pueda hacerlo.

Por lo general, el reloj externo se alimenta a un PLL y el reloj interno se genera a partir de eso.

Si su reloj interno es de 125Mhz y usa un contador regular (contando solo con el flanco ascendente), el conteo más rápido que verá será a la mitad de 125Mhz o 62.5Mhz.

Se pueden construir contadores que funcionan en borde ascendente y descendente para contar a 125Mhz

Si no saca el reloj con un flip flop DDR, entonces la frecuencia máxima que esperaría ver es \ $ f_ {clk} / 2 \ $. La razón de esto es que la salida solo puede cambiar una vez por cada ciclo de reloj completo (un flanco ascendente y un flanco descendente). Además, esto es lo que esperaría ver en un contador binario de ejecución libre ... el bit 0 (el LSB) oscilará en \ $ f_ {clk} / 2 \ $, el bit 1 en \ $ f_ {clk} / 4 \ $, etc. Si desea una salida de frecuencia más alta, entonces necesita hacer dos cosas: usar un reloj más rápido y usar los registros de salida DDR. He conducido con éxito salidas a 250 MHz y 500 MHz utilizando registros de salida DDR.

Todos los FPGA de Xininx (de la serie 3,4,5,6,7, etc.) ofrecen amplios bloques de gestión de reloj digital (DCM) que obviamente incluyen PLL / DPLL. En ofertas recientes, estos bloques se denominan MMCM - Administrador de reloj de modo mixto. Hay varios bloques en cada FPGA, lo que permite muchos dominios de reloj en un diseño. El Zynq / Artix FPGAs / SoC puede tener relojes internos de hasta 800 MHz internamente, hasta 5 MHz, todos fácilmente derivados de casi cualquier reloj externo.

La capacidad de salida depende de la selección del tipo de búfer de salida, dependiendo del tipo de búfer y la selección de modo / fuerza. Creo que 200-300-400 MHz de onda cuadrada es fácilmente alcanzable, al menos pueden hacerlo para interfaces DDR.