Estoy trabajando en un esquema para un CPLD de Xilinx usando ISE. El esquema tiene un símbolo de triángulo etiquetado "BUF" antes de cada salida, y también entre otras redes. Realmente no puedo decir por qué algunas conexiones tienen "BUF" y otr...
Estoy ejecutando mi diseño en spartan3a 3s700afg484 a 50 mhz.
No hay infracciones de tiempo de configuración y retención.
Solo hay una red de reloj global.
El informe de mi reloj para dos ejecuciones es
RUN 1:
Información: [707]...
Usando Vivado 2015.2, VHDL.
Recibí una advertencia "[Synth 8-1565] real para el puerto formal b no es un nombre estático ni una expresión estática global"
ADD1: Adder_32_33
PORT MAP (
A => a1,
B => a1&"0", -- warning here
CLK => c...
Puede que esta no sea una pregunta típica de Stackoverflow, pero no estaba seguro de dónde podría obtener esta respuesta.
Tengo el código Verilog para multiplicar dos matrices y leerlas, pero mi rendimiento está limitado significativamente po...
Tengo un módulo VHDL en el que se infieren varios RAM de bloque. Ahora me gustaría colocar estas RAM de bloque en una determinada región de mi FPGA (cerca de algunos pines IO).
¿Cómo hago esto usando las restricciones de Xilinx (archivo UCF)? ¿...
Tengo la intención de enviar paquetes de datos desde mi PC a una placa Virtex-5 a través de un cable Ethernet. Encontré tres maneras de lograr esto:
1. Utilice el núcleo del procesador Microblaze, utilizando las herramientas EDK y SDK. (Sin emba...
A partir de los resultados proporcionados por el analizador de energía, encuentro que los FPGA Xilinx siempre tienen un alto consumo de energía estática sin importar cuál sea su diseño, aunque variará si su diseño utiliza una cantidad diferente...
Al trabajar en algunas partes de VHDL I para Xilinx virtex, descubrí que el código que heredé había intentado implementar la codificación de usuario para las variables de estado utilizadas en las diversas máquinas de estado en el diseño. Se enco...
Recibo algunos errores cuando intento compilar mi diseño en Active-HDL de Aldec.
# Warning: ELAB1_0026: BITADJ128.bde(BITADJ128.vhd) : (79, 0): There is no default binding for component "buf". (No entity named "buf" was found).
# Warning: ELAB...
Soy un principiante verilog.
Creé un diseño usando Verilog directo y luego lo probé usando las herramientas de diseño ISE. Funciona muy bien.
Me gustaría sintetizar esto para ver los recursos que se consumirán, pero para hacerlo parece req...