Tengo un módulo VHDL en el que se infieren varios RAM de bloque. Ahora me gustaría colocar estas RAM de bloque en una determinada región de mi FPGA (cerca de algunos pines IO).
¿Cómo hago esto usando las restricciones de Xilinx (archivo UCF)? ¿Puedo agrupar las RAM de bloque y definir una sola restricción de LOC para el grupo o tengo que restringir cada RAM de bloque individualmente?
El principal obstáculo para mí es que la cantidad de RAM en bloque depende de un genérico, por lo que no parece posible utilizar una restricción individual para cada RAM en bloque.
EDITAR: La razón por la que estoy intentando este enfoque es que no se pueden cumplir mis restricciones de tiempo. Todos los errores de temporización están relacionados con las RAM de bloque de un módulo. Al observar el resultado del PAR, puedo ver que las RAM de bloque crítico están dispersas en el centro del FPGA, en lugar de ubicarse cerca de los pines IO relevantes. Por lo tanto, quiero intentar guiar el PAR en la dirección en la que creo que se deben colocar las RAM de bloque. Los resultados de la sincronización deberían indicarme si mi consejo al PAR fue útil o no.