Tenía un código verilog. Hice un análisis de xpower sin el archivo .vcd, con el archivo .vcd (usando la simulación de ruta posterior y el modelo de ruta) y el archivo .vcd (usando $dumpfile("test.vcd") ). Estoy obteniendo resultados difere...
Estoy trabajando en un proyecto usando un Spartan-6. Creé un FIFO con el IP Core Generator (Nueva fuente - > IP Core - > FIFO - > Generate). El LOG se parece a esto
The IP Catalog has been reloaded.
Qt: Untested Windows version 6.2 de...
Estoy utilizando Xilinx ISE 14.7 para implementar mi diseño, pero tengo algunas dudas sobre cómo leer el informe de interacción de restricciones (.tsi) generado durante el Análisis de tiempo estático de ubicación de ruta y ruta.
En particular...
Obtengo el siguiente resultado cuando compilo mi código en ISE. Dice que el CPLD está lleno, pero no puedo dejar de notar que el optimizador debería poder mover elementos de diferentes bloques de funciones para optimizar el ingreso de macrocelda...
Estoy creando una CPU personalizada y me gustaría que fuera programable sobre la marcha en lugar de un código duro en VHDL. El problema que tengo es que sin el código inicial para que se ejecute la CPU, el ISE recortará grandes cantidades de mi...
Estoy tratando de cargar la configuración en mi placa FPGA usando Cypress FX2LP desde USB. La implementación básica proviene de la nota de aplicación AN63620 de Cypress, pero en su lugar, Spartan 3 uso Spartan 6 (xc6slx4), y el diseño del pin es...
Cuando intento sintetizar el siguiente código de Verilog con Xilinx XST, aparece el error "Constante real no compatible". Si intento ajustar esa expresión en una función $ rtoi, XST genera un error diferente: "Llamada de función del sistema no c...
Ahora mismo estoy usando la edición de diseño Vivado que obtuve de forma gratuita con mi basgy 3 FPGA diligente. Actualmente estoy buscando actualizar mi tarjeta a Nexys Video, que tiene muchas más funciones. enlace
En su sitio dice "Las li...
Estoy intentando modelar una pila que tiene operaciones de inserción y apertura.
entity stack_256x16 is
Port (
push : in std_ulogic;
pop : in std_ulogic;
dout : out std_ulogic_vector (15 downto 0);
din : in...
Tengo una placa con 2 FPGA Virtex 6, que están conectadas entre sí a través de 64 líneas IO paralelas que pueden funcionar hasta 400 MHz. Un FPGA, llamémoslo B, también tiene 2 GB de memoria DDR3 conectados. También necesito acceso de alta veloc...