Estoy intentando utilizar kit Spartan 3E Generar reloj de 50 MHz. El kit viene con un cristal de 50 MHz que estoy tratando de usar.
Entonces, escribí un código simple para enviar el reloj desde el FPGA al conector SMA. El código es el sigui...
Estoy conectando una placa Raspberry Pi a una placa dev con un Spartan 6. Quiero hacer esto usando SPI. Debido a la forma en que está diseñada la placa de desarrollo, necesito conectar SPI CLK y DATA a los pines IO estándar.
Soy consciente de...
Para el código que escribí, estoy dando mis 19 muestras de una señal sinusoidal al pegarlas en el banco de pruebas, estoy usando un proceso en el código donde hago todos los cálculos que quiero hacer, pero en el simulador Se está demorando mucho...
Estoy trabajando en un diseño de bloque para calcular la coordenada en el conjunto complejo representado por un píxel. Dado un valor de píxel de x e y, el tamaño del paso y el inicio de x y el inicio de y necesito calcular una coordenada en el p...
Estoy empezando a trabajar con FPGA y CPLD. al igual que otros EE profesionales cuando compré una placa Spartan-6, comencé a buscar en el sitio web de fabricación (que era Xilinx) para encontrar todo sobre mi componente. Bueno, hay un montón de...
Estoy tratando de ejecutar un contador en el kit de desarrollo Digilent Atlys Spartan 6 xc6slx45, que cambia las cuentas en el borde del reloj.
Soy un usuario nuevo de Verilog, por lo que no sé cómo darle un reloj a mi programa desde la placa Xi...
Estoy programando en el coolrunner II cpld. Se está quedando sin recursos, así que decidí implementar mi propio mux de 4 puertos y 12 bits. Después de la implementación encuentro que está usando más de 40 macrocélulas. ¿Alguna forma de reducir e...
Tengo un diseño que se sintetiza en aproximadamente 50 macrocélulas.
Tengo esta sección de código:
module levers2(
input [2:0] LL,
input [2:0] RL,
output reg [10:0] DIVISOR,
output reg FAULT
);
reg [10:0] grid[0:63];...
Estoy haciendo un diseño usando System Generator, y tengo algunas dudas sobre si mi diseño podría realizarse en un FPGA Virtex 4
¿Alguien sabe qué puedo hacer para verificar esto?
Tengo una entidad que tiene un tipo de matriz como se muestra a continuación:
library ieee;
use ieee.std_logic_1164.all;
use ieee.std_logic_unsigned.all;
use ieee.numeric_std.all;
Entity LCD_Memory is
port (CLK, Reset, WR : IN std_logic;...