Estoy haciendo un diseño usando System Generator, y tengo algunas dudas sobre si mi diseño podría realizarse en un FPGA Virtex 4
¿Alguien sabe qué puedo hacer para verificar esto?
Estoy haciendo un diseño usando System Generator, y tengo algunas dudas sobre si mi diseño podría realizarse en un FPGA Virtex 4
¿Alguien sabe qué puedo hacer para verificar esto?
Continúe con el curso DSP de Xilinx, que le dará una idea muy precisa de la cantidad de recursos que ocupan varias operaciones de tipo dsp, y luego podrá hacer una estimación en su mente.
De lo contrario, solo tendrás que construirlo y ver. Para obtener una idea rápida, genere el NGC a partir del bloque sysgen y use FPGAOptim para mostrarle cuál Los bloques están utilizando cuánto de qué recurso. No será la respuesta final final, pero dentro de un pequeño porcentaje del recuento de LUT. (Revelación completa: escribí FPGAOptim en el trabajo)
Bueno, siempre hubo una sola forma universal de averiguarlo: ejecute la síntesis de su diseño para el FPGA objetivo y vea si cumple y cumple con las restricciones de tiempo.
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