Preguntas con etiqueta 'xilinx'

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VHDL: no se pudo resolver el bloque lógico 'dcm' con el tipo 'DCM_BASE'

Sigo recibiendo el siguiente error cuando voy a implementar mi diseño en Xilinx ISE: ERROR:NgdBuild:604 - logical block 'dcm' with type 'DCM_BASE' could not be resolved. A pin name misspelling can cause this, a missing edif or ngc file,...
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División de punto fijo en verilog para Spartan 6

Estoy desarrollando un núcleo en Spartan 6 que necesita hacer divisiones como 1 / 6,2 / 4 etc ... así que los valores siempre están entre 0 y 1. Como no necesito la precisión del punto flotante, quiero usar un divisor de punto fijo, ya que la di...
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Artix 7 Bloquear la ejemplificación de RAM en Vivado 2015.2

Ok, estoy tratando de crear una instanciación de Bloqueo de RAM en un verdadero tipo de puerto dual. He utilizado el catálogo de IP y el generador de memoria de bloque en Vivado, que me ha dado un archivo gigante que ahora necesito para desglosa...
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Generador del sistema: ¿Cómo configurar los pines para las señales de su diseño?

Estoy programando un FPGA por System Generator. He hecho este diseño: No sé cuáles son los pines respectivos de mi FPGA para los bloques de mi diseño llamados 'Entrada de entrada' y 'Entrada de entrada' . Me gustaría verificar que me gustar...
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Generador del sistema: cómo hacer que una implementación sea una función matemática a través de una ROM

Quiero poner en una ROM un vector de valores que tengo en el área de trabajo. Alguien sabe como hacerlo? Gracias a todas las referencias posibles, artículos o comentarios.     
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¿Puedo estimar qué CPLD necesito?

Estoy planeando diseñar un controlador para conectores VGA, y para propósitos de prueba tengo una placa de evaluación de un CPLD. Concretamente, el tablero es el CoolRunner-II de Digilent con el XC2C256 CPLD de Xilinx. Pero mi intención es imple...
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¿Configurar FPGA dinámicamente desde el núcleo ARM?

Estoy iniciando un nuevo proyecto independiente, conectado a la red basado en un FPGA. El chip de destino es de la serie Xilinx Zynq UltraScale +. La arquitectura en la que estoy pensando es: Toda la pila de red y la lógica de latencia cr...
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¿Se optimizará BUFGCE a FDCE?

Para una implementación lógica simple de la sincronización de reloj usé BUFGCE. Cuando pasé por los esquemas noté que la lógica se implementa utilizando FDCE. Pero no se usan CE de FDCE. Mi pregunta es por qué BUFGCE no se optimizó utilizando CE...
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registro de desplazamiento universal

Estoy diseñando un registro de desplazamiento universal de 4 bits en VHDL. También estoy usando el software Xilinx para simular el código VHDL. Me las arreglé para escribir el código que, al revisarlo un par de veces, parece que no tiene e...
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¿Cuál es la corriente mínima que debo suministrar a un pin Spartan-6 para registrar una señal alta?

Examinando en la spartan-6 DC y guía de características de conmutación , no puedo encuentra lo que estoy buscando. Tampoco hay clasificaciones de corriente de fuente / sincronización máximas absolutas para los pines IO del usuario. En cuanto...