Para una implementación lógica simple de la sincronización de reloj usé BUFGCE. Cuando pasé por los esquemas noté que la lógica se implementa utilizando FDCE. Pero no se usan CE de FDCE. Mi pregunta es por qué BUFGCE no se optimizó utilizando CE en FDCE. Me estoy perdiendo de algo ? Por favor ayuda.
¿De qué tipo de esquema estamos hablando?
Al principio, las primitivas no se optimizan a menos que se habiliten explícitamente. No estoy seguro si esta opción de optimización del antiguo Xilinx ISE (XST - Herramienta de síntesis de Xilinx) se reimplementó en Vivado Synth. (Después de 5 años, aquí hay características que faltan en ISE ...)
La sincronización del reloj lograda por BUFGCE (BUFGCTRL) o BUFHCE no es equivalente a las habilitaciones de reloj en segmentos. Tenga en cuenta que no el flip-flop individual tiene un pin CE; Es la rebanada que tiene un pin CE. La combinación de CLK (reloj), SR (ajuste-reinicio) y CE (reloj habilitado) crea un conjunto de control . La síntesis minimiza el número de conjuntos de control para lograr una mayor LUT / FF por densidad de corte.
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