Estoy haciendo una pcb que contiene, entre otros, un coolrunner ii cpld.
Programaré el CPLD a través de jtag desde una placa de desarrollo de cpld de Digilent.
Leí en una nota de la aplicación xilinx que se deben colocar resistores de trac...
Estoy tratando de entender cuál es el propósito de la RAM distribuida como concepto. Según tengo entendido, se implementa utilizando LUT tal como lo son los registros. Sin embargo, los registros parecen ser mucho más flexibles:
input bit [4:0]...
Estoy trabajando en el diseño de una placa de prueba que involucre tanto el procesamiento de señales basado en FPGA (Xilinx-Kintex 7) como en DSP (Tiger Sharc) .
Ahora el usuario final desea acceder a las opciones de programación / configur...
Estoy tratando de poder configurar mi FPGA cargando la configuración en la memoria flash. Soy capaz de escribir en el flash SPI a través de una interfaz Ethernet, por lo que creo que sería posible escribir el flujo de bits en el flash a través d...
Estoy usando verilog en la herramienta de diseño VIVADO (XILINX), en simulación (post-síntesis y post-implementación) de mi diseño. Estoy recibiendo un noise (< em> Alta frecuencia (incluso mayor que el reloj real de la placa) cerca de ambo...
Estoy trabajando en un proyecto de procesamiento de video con Vivado 2015.2 en un dispositivo Zynq.
El diseño de mi bloque comienza a volverse enorme y difícil de leer. Como varias veces he implementado la misma línea de tuberías, me gustaría...
Estoy tratando de encontrar más detalles sobre los recursos de IO para un Spartan 3E.
Al usar ISE, cuando abro PlanAhead para mirar el plano de planta, veo muchos nombres, organizaciones y acrónimos que no entiendo. He leído las secciones IOB...
Estoy buscando alguna guía sobre cómo crear un IP-Core en Vivado que haga la integración del hardware. Quiero crear un IP-Core que debería actuar como un controlador para el puerto VGA. El problema es cómo crearlo de tal manera que se conecte au...
Este es el módulo superior que combina el registro de desplazamiento circular, el multiplexor y el sumador.
'timescale 1ns / 1ps
module top(
input CLK,
input [9:0] imgPixel,
output [15:0] WORD_OUT
);
integer j;
reg imgPixBit;
wire [15:0...